[엔지닉] 반도체 8대공정, 메모리 계층도 & SRAM 정리해보자.

안녕하세요, 동동이입니다😊
엔지닉 반도체 8대공정 빡공스터디 3일차에서는 메모리 계층도 & SRAM을 다루네요.

그럼 살짝 정리해볼까요?

3일차 인증

3일차 인증

메모리 계층도

- SRAM : CPU가 빈번하게 사용하는 데이터를 저장 → 캐시 메모리
메모리 중 가장 빠르며, 휘발성 메모리임.
Cell 면적이 커 용량이 낮음.
- DRAM : 컴퓨터의 주 메모리 역할을 함.
속도, 용량, 가격이 모두 SRAM과 Nand flash 사이에 위치함.
- Nand Flash : 스토리지 메모리 역할을 함.
Cell 면적이 작아 용량이 크며, 비휘발성 메모리임.
- Cloud Storage : 인터넷 기반으로, 속도가 느리고 보안에 취약함.
비휘발성 메모리임.

SRAM(Static Random Access Memory) Cell의 구조

- SRAM Cell은 총 6개의 트랜지스터로 구성되어, Cell 면적이 크고, 고속 동작을 함.
- 두개의 CMOS 인버터가 서로 교차결합되어 있음.
- 데이터 저장 래치 트랜지스터 (4개), Word Line 제어 접근 트랜지스터 (2개)로 이루어져 있음
- Static : 전원 (\(V_{DD}\), \(V_{SS}\)) 공급 동안은 데이터가 보존 → 휘발성임.
 - RAM : Word Line, Bit Line 주소 지정 → 임의 접근이 가능함.

SRAM Cell 대기 동작

- Word Line이 OFF, BL과 /BL이 1로 Pre-Charge 되어 있음.
- 전원 (\(V_{DD} / V_{SS}\)) On 되어 Latch 상태 유지함.

SRAM Cell 쓰기 동작

- Word Line On, Bit Line과 Q를 통해 쓰고, 다시 대기상태로 돌아옴.

SRAM Cell 읽기 동작

- BL과 /BL 모두 1로 Pre-Charge 후, WL과 동시에 Floating 되어 있음.
- WL이 On되면, BL의 전하는 N2 → N1을 통해 Latch 회로의 \(V_{SS}\)로 방전됨.
- 이때, BL의 전하로 인해 Q의 전위 상승 후 0으로 하강 → BL = 0, /BL = 1
- Sense Amplifier로 인해, BL과 /BL의 전압 차이를 감지하거나, 증폭시킴
※ 만약 전류 구동 능력 \(N2 >> N1 \) 이면 Q지점의 전위가 0→1로 바뀌어 실패할 가능성이 있음.

1. 셀 누선 전류의 원인에 대해 정리해보세요.
커패시터에 저장한 전하는 전하가 계속 충전되지 않으면 저장한 값을 유지하지 못하고 다시 빠르게 방전되는 특성이 있다.
DRAM의 누설 전류(Leakge Current)는 여러가지 경로가 있는데,
- Junction Leakage (PN Junction leak, GIDL(Gate Induced Drain Leakage)
- Cell to Cell Leakage
- Cell Transistor Off-Current
- Cell Capacitor Dielectric Leak
- Dielectric Leakage
- Cell Transistor OXide Leakage 가 있다.

2. 낸드 플래시 메모리의 종류 이름과 각 특징을 간단히 작성해보세요.
- Nand Flash Memory의 종류는 데이터를 저장하는 최소 단위인 Cell에 데이터 저장 Bit 수에 따라 분류됨.
- Floating Gate에 Program한 전하량으로 \(V_{t}\) Control → Physical cell 수는 동일함.
- SLC(Single Level Cell) : 1Bit/Cell → 성능이 좋으며, 신뢰성이 높음.
- MLC(Multi Level Cell) : 2Bits/Cell
- TLC(Triple Level Cell) : 3Bits/Cell → 용량이 커지며, 비용이 적음.